• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明之實施形態之半導體裝置包含形成於半導體基板上之多晶矽膜、及形成於上述多晶矽膜上之金屬之矽化膜。本發明之實施形態之半導體裝置包含形成於上述矽化膜上之上述金屬之氧化膜、及形成於上述氧化膜上之含有鎢或鉬之膜。
    公开号:TW201308612A
    申请号:TW101109216
    申请日:2012-03-16
    公开日:2013-02-16
    发明作者:Seiichi Omoto
    申请人:Toshiba Kk；
    IPC主号:H01L27-00
    专利说明:
    半導體裝置
    本申請案享受於2011年8月10日提出申請之日本專利申請編號2011-175253之優先權之利益，且該日本專利申請案之全部內容被引用於本申請案中。
    一般而言，本實施形態係關於一種半導體裝置。
    先前，於多晶矽-金屬閘極電極構造中，在成為電極之金屬之下部成膜有氮化鈦或氮化鎢等之金屬，以確保與多晶矽之間的擴散阻隔性。
    先前技術中，存在電極之電阻值或多晶矽/金屬界面電阻變大之問題。
    實施形態之半導體裝置包含形成於半導體基板上之多晶矽膜、及形成於上述多晶矽膜上之金屬之矽化膜。實施形態之半導體裝置包含形成於上述矽化膜上之上述金屬之氧化膜、及形成於上述氧化膜上之含有鎢或鉬之膜。
    以下，參照隨附圖式對實施形態之半導體裝置及其製造方法進行詳細說明。再者，本發明並不受該等實施形態限定。 (第1實施形態)
    首先，如圖1(a)所示，於半導體基板(矽基板)1上依序形成有穿隧絕緣膜6、多晶矽膜(浮動閘極)7、多晶矽層間絕緣膜(中間絕緣膜)8、多晶矽膜2之狀態下，使用濺鍍法於所堆積之多晶矽膜2上成膜5 nm之鈦(Ti)膜3。繼而，於氧環境下以200~300℃加熱半導體基板1。其結果為，如圖1(b)所示，於鈦膜3之表面形成膜厚為3.5 nm以上、較自然氧化膜厚、為非晶質且具有導電性之氧化鈦(TiOx)膜4。作為金屬氧化膜之氧化鈦膜4為選擇鈦作為金屬元素並將其氧化之膜，但選擇之金屬元素無需限於鈦。
    為使上述金屬氧化膜作為矽/電極鎢之間之防擴散膜發揮功能，較理想為金屬氧化膜之生成能量較氧化矽(SiO2)之生成能量(-910 kJ/mol)或氧化鎢(WO3)之生成能量(-843 KJ/mol)低且穩定地存在。如表示各金屬氧化膜之生成能量之圖5所示，除鈦以外亦可使用鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鈧(Sc)、釔(Y)、鉻(Cr)之氧化物。因此，作為上述金屬元素，可含有該等元素中之任一種。
    繼而，如圖2(a)所示，使用濺鍍法或CVD(chemical vapor deposition，化學氣相沈積)法，以膜厚成為50 nm之方式於氧化鈦膜4上成膜成為電極之鎢(W)膜5。繼而，使用曝光技術將電極之硬式遮罩圖案自光罩轉印於鎢膜5上(未圖示)，並使用RIE(Reactive Ion Etching，反應性離子蝕刻)技術將鎢膜5以下之層加工為電極構造，藉此如圖2(b)所示，製作於成為電極之鎢膜5之下層具有作為阻隔金屬之氧化金屬膜(氧化鈦膜4)之多晶矽-金屬閘極電極。
    進而，於圖2(b)之狀態下，例如藉由以900℃進行10秒之RTA(Rapid Thermal Annealing，快速熱退火)，而將鈦膜3矽化，從而如圖3所示形成矽化Ti(TiSix)層10。再者，此處鈦膜3並非全部矽化，亦有一部分以鈦之形態殘存。若於圖2(b)之步驟之前製作非揮發性半導體記憶裝置之記憶單元及選擇閘極之構造，則藉由該矽化步驟而形成如圖6所示之構造。再者，閘極形狀加工與RTA之順序亦可顛倒。圖6(a)表示與位元線方向垂直之剖面，圖6(b)表示與字元線方向垂直之剖面。如圖6(a)所示，位元線方向之各構造藉由元件分離層9而隔開。圖6(b)之左側表示記憶單元部，右側表示選擇閘極部。
    關於圖6(b)之左側之記憶單元中之成為控制閘極之電極部分(多晶矽膜2/矽化Ti層10/氧化鈦膜4/鎢膜5)、以及右側之選擇閘極之部分A(多晶矽膜7/矽化Ti層10/氧化鈦膜4/鎢膜5)及部分B(多晶矽膜2/矽化Ti層10/氧化鈦膜4/鎢膜5)，形成有多晶矽-金屬構造。如上所述，因氧化鈦膜4之生成能量之穩定性，該構造為即便藉由其後之熱步驟亦不會產生混合之穩定之構造，可確保多晶矽-鎢之間之擴散阻隔性，可防止界面處之矽化鎢之形成。進而，於作為形成有貫通多晶矽層間絕緣膜8之開口之接觸形成部之部分A中，因矽化Ti層10之存在而可確保多晶矽膜(浮動閘極)7與鎢膜5之接觸電阻為較低之值。與此相對，若代替本實施形態中所形成之(鈦膜3/氧化鈦膜4)層而成膜氮化鎢(WN)作為阻隔金屬，則藉由其後之熱步驟中氮化鎢膜中之氮將多晶矽氮化而形成SiN，從而產生多晶矽/金屬界面電阻上升之問題。然而，於本實施形態中藉由利用RTA所形成之矽化Ti層10可實現低電阻化。
    如本實施形態般，成膜於氧化鈦膜4上之50 nm之鎢膜5之比電阻為15.8[μΩ．cm]。與此相對，例如若成膜一般之鈦系阻隔層即氮化鈦(TiN)作為阻隔金屬，則由於成為其上之電極之金屬之結晶性延續氮化鈦之結晶性而成為微細之晶粒，故而存在電子之晶界散射之影響增大而電極之電阻值上升之問題。成膜於氮化鈦上之膜厚為50 nm之鎢膜之比電阻為28.8[μΩ．cm]，成為與本實施形態之情形相比增加80%之高電阻膜。即，藉由具備本實施形態之構造可使多晶矽-金屬電極低電阻化。
    認為藉由使用本實施形態之構造而使鎢膜5之比電阻下降之原因如上所述為基底之結晶性之不同。由於氧化鈦膜4為非晶質，故而成膜於氧化鈦膜4上之鎢膜5以難以受到基底之影響之狀態而形成。因此，鎢膜5之平均結晶粒徑為54.3 nm，與形成於氮化鈦膜上之鎢膜之平均結晶粒徑21.1 nm相比變大。認為其結果為，鎢膜5中流動之電子變得難以受到晶界散射之影響，且鎢膜5之比電阻變低。再者，上述中係使用鎢作為電極材料，但使用鉬代替鎢亦可獲得相同之效果。 (第2實施形態)
    於本實施形態中，於半導體基板1上依序形成有穿隧絕緣膜6、多晶矽膜(浮動閘極)7、多晶矽層間絕緣膜8、多晶矽膜2之狀態下，使用濺鍍法於所堆積之多晶矽膜2上成膜5 nm之鈦(Ti)膜3，至此與圖1(a)相同。其後，如圖4(a)所示，例如將氧或臭氧、水等具有氧原子之氧化氣體導入至濺鍍室中，使用反應性濺鍍法且以膜厚成為3.5 nm以上、較自然氧化膜更厚之方式成膜作為氧化金屬膜之氧化鈦膜4。再者，亦可沿與半導體基板1之基板面垂直之方向自由地改變膜中之氧濃度而形成圖4(a)之構造，例如自圖1(a)之鈦之濺鍍成膜之中途導入氧化氣體而形成金屬膜/氧化金屬膜之積層構造等。
    其後，如圖4(b)所示，使用濺鍍法或CVD法於氧化鈦膜4上成膜成為電極之鎢(W)膜5。其後之步驟與圖2(b)及圖3所示者相同，可製作具備與第1實施形態相同之構造之圖6所示之多晶矽-金屬電極構造。再者，於本實施形態中亦可使用鉬代替鎢作為電極材料。 (第3實施形態)
    於本實施形態中，如圖7(a)所示，於半導體基板1上依序形成穿隧絕緣膜6、多晶矽膜(浮動閘極)7、多晶矽層間絕緣膜8之後，於其上形成TiN膜11。其後，形成選擇閘極之接觸形成部之開口，自其上以與第1或第2實施形態相同之方法將包括開口部在內之鈦膜3及氧化鈦膜4形成為相同形狀(圖7(b))。其後，成膜鎢膜5，例如藉由以900℃進行10秒之RTA及用於閘極形狀之加工之RIE，而形成如圖8所示之構造。圖8中與圖6相同符號之部位表示同一構成。於本實施形態中藉由RTA而使圖7(b)中與多晶矽膜7接觸之鈦膜3矽化，並如圖8(b)所示形成矽化Ti(TiSix)層10。再者，此處與多晶矽膜7接觸之鈦膜3並未全部矽化，亦有一部分以鈦之形態殘存。又，閘極形狀之加工與RTA之順序亦可顛倒。
    圖8(a)表示與位元線方向垂直之剖面，圖8(b)表示與字元線方向垂直之剖面。圖8(b)之左側表示記憶單元部，右側表示選擇閘極部。於本實施形態中，關於圖8(b)之右側之選擇閘極之部分C(多晶矽膜7/矽化Ti層10/氧化鈦膜4/鎢膜5)，形成有多晶矽-金屬構造。再者，其他之(TiN膜11/鈦膜3/氧化鈦膜4/鎢膜5)之積層部分成為所謂之金屬-金屬閘極電極構造。
    於本實施形態中，亦為部分C為具有擴散阻隔性且具備熱穩定性之構造，可確保接觸電阻為較低之值。又，於金屬-金屬閘極電極構造之部分中，藉由鎢膜5之比電阻之降低效果可實現低電阻化。再者，於本實施形態中亦可使用鉬代替鎢作為電極材料。
    如以上說明，根據上述實施形態，可製作於多晶矽/電極鎢(或鉬)之間具備兼具防擴散性與熱穩定性之阻隔膜的多晶矽-金屬閘極電極構造、及金屬-金屬閘極電極構造。再者，於上述實施形態中，以多晶矽-金屬閘極電極、及金屬-金屬閘極電極為例進行了說明，但上述實施形態之構造當然亦可適用於閘極電極以外之部位。
    已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並不意欲限定發明之範圍。該等新穎之實施形態可以其他各種各樣之形態加以實施，且於不脫離發明之主旨之範圍內可進行各種之省略、替換、變更。該等實施形態及其變形包含於發明之範圍及主旨中，並包含於申請專利範圍中所記載之發明及其均等之範圍中。
    1‧‧‧半導體基板
    2‧‧‧多晶矽膜
    3‧‧‧鈦膜
    4‧‧‧氧化鈦膜
    5‧‧‧鎢膜
    6‧‧‧穿隧絕緣膜
    7‧‧‧多晶矽膜(浮動閘極)
    8‧‧‧多晶矽層間絕緣膜(中間絕緣膜)
    9‧‧‧元件分離層
    10‧‧‧矽化Ti層
    11‧‧‧TiN膜
    圖1(a)、1(b)係表示第1實施形態之半導體裝置之製造方法之一步驟之圖。
    圖2(a)、2(b)係表示第1實施形態之半導體裝置之製造方法之一步驟之圖。
    圖3係表示第1實施形態之半導體裝置之製造方法之一步驟之圖。
    圖4(a)、4(b)係表示第2實施形態之半導體裝置之製造方法之一步驟之圖。
    圖5係表示實施形態之各金屬氧化膜之生成能量之圖。
    圖6(a)、6(b)係表示第1及第2實施形態之半導體裝置之構造之圖。
    圖7(a)、7(b)係表示第3實施形態之半導體裝置之製造方法之一步驟之圖。
    圖8(a)、8(b)係表示第3實施形態之半導體裝置之構造之圖。
    1‧‧‧半導體基板
    2‧‧‧多晶矽膜
    3‧‧‧鈦膜
    4‧‧‧氧化鈦膜
    5‧‧‧鎢膜
    6‧‧‧穿隧絕緣膜
    7‧‧‧多晶矽膜(浮動閘極)
    8‧‧‧多晶矽層間絕緣膜(中間絕緣膜)
    9‧‧‧元件分離層
    10‧‧‧矽化Ti層
    权利要求:
    Claims (20)
    [1] 一種半導體裝置，其特徵在於包含：形成於半導體基板上之多晶矽膜；形成於上述多晶矽膜上之金屬之矽化膜；形成於上述矽化膜上之上述金屬之氧化膜；及形成於上述氧化膜上之含有鎢或鉬之膜。
    [2] 如請求項1之半導體裝置，其中上述金屬之氧化膜之生成能量小於矽之氧化膜之生成能量及鎢或鉬之氧化膜之生成能量。
    [3] 如請求項1之半導體裝置，其中上述金屬包含鈦、鋯、鉿、釩、鈮、鉭、鈧、釔、鉻中之至少1種元素。
    [4] 如請求項1之半導體裝置，其中上述氧化膜為非晶質。
    [5] 如請求項1之半導體裝置，其中上述氧化膜中之氧濃度沿上述半導體基板之基板面垂直方向而變化。
    [6] 如請求項1之半導體裝置，其中於上述矽化膜與上述氧化膜之間形成有上述金屬之膜。
    [7] 如請求項1之半導體裝置，其中於上述半導體基板上依序形成有穿隧絕緣膜、浮動閘極膜、中間絕緣膜、多晶矽電極膜；於上述多晶矽電極膜上依序形成有上述矽化膜、上述氧化膜、上述含有鎢或鉬之膜。
    [8] 一種半導體裝置，其特徵在於具有如下構造：於半導體基板上依序形成有穿隧絕緣膜、多晶矽浮動閘極膜、中間絕緣膜，於上述中間絕緣膜之一部分存在貫通至上述多晶矽浮動閘極膜為止之開口部，且於上述開口部中之上述多晶矽浮動閘極膜上依序形成有金屬之矽化膜、上述金屬之氧化膜、含有鎢或鉬之膜。
    [9] 如請求項8之半導體裝置，其中上述金屬之氧化膜之生成能量小於矽之氧化膜之生成能量及鎢或鉬之氧化膜之生成能量。
    [10] 如請求項8之半導體裝置，其中上述金屬包含鈦、鋯、鉿、釩、鈮、鉭、鈧、釔、鉻中之至少1種元素。
    [11] 如請求項8之半導體裝置，其中上述氧化膜為非晶質。
    [12] 如請求項8之半導體裝置，其中於上述矽化膜與上述氧化膜之間形成有上述金屬之膜。
    [13] 如請求項8之半導體裝置，其中上述構造構成非揮發性半導體記憶裝置之選擇閘極部。
    [14] 一種半導體裝置，其特徵在於具有如下構造：於半導體基板上依序形成有穿隧絕緣膜、多晶矽浮動閘極膜、中間絕緣膜、多晶矽電極膜，於上述多晶矽電極膜及中間絕緣膜之一部分存在貫通至上述多晶矽浮動閘極膜為止之開口部，且於上述開口部中之上述多晶矽浮動閘極膜及上述開口部以外之部分中之上述多晶矽電極膜上依序形成有金屬之矽化膜、上述金屬之氧化膜、含有鎢或鉬之膜。
    [15] 如請求項14之半導體裝置，其中上述金屬之氧化膜之生成能量小於矽之氧化膜之生成能量及鎢或鉬之氧化膜之生成能量。
    [16] 如請求項14之半導體裝置，其中上述金屬包含鈦、鋯、鉿、釩、鈮、鉭、鈧、釔、鉻中之至少1種元素。
    [17] 如請求項14之半導體裝置，其中上述氧化膜為非晶質。
    [18] 如請求項14之半導體裝置，其中於上述矽化膜與上述氧化膜之間形成有上述金屬之膜。
    [19] 如請求項14之半導體裝置，其中上述構造構成非揮發性半導體記憶裝置之選擇閘極部。
    [20] 如請求項19之半導體裝置，其中上述非揮發性半導體記憶裝置之記憶單元部具有於上述半導體基板上依序形成有上述穿隧絕緣膜、上述多晶矽浮動閘極膜、上述中間絕緣膜、上述多晶矽電極膜、上述矽化膜、上述氧化膜、及上述含有鎢或鉬之膜之構造。
    类似技术:
    公开号 | 公开日 | 专利标题
    KR101516157B1|2015-04-30|게이트 구조물 및 그 형성 방법
    KR100855967B1|2008-09-02|매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법
    JP2006005313A|2006-01-05|半導体装置及びその製造方法
    US9064854B2|2015-06-23|Semiconductor device with gate stack structure
    TWI463672B|2014-12-01|Semiconductor device
    CN101409309B|2012-02-08|快闪存储器件及其制造方法
    JP2007073967A|2007-03-22|多層ゲート電極及びその製造方法、ならびに多層ゲート電極が形成された半導体素子及びその製造方法
    JP2008166686A|2008-07-17|ゲート構造を有する半導体素子及びその製造方法
    TWI488223B|2015-06-11|製造具有閘極堆疊結構之半導體元件之方法
    JP4533155B2|2010-09-01|半導体装置及びその製造方法
    JP2008066615A|2008-03-21|半導体装置及びその製造方法
    JP2009218421A|2009-09-24|半導体装置およびその製造方法
    US8921822B2|2014-12-30|Phase-change random access memory device and method of manufacturing the same
    US20080093657A1|2008-04-24|Nonvolatile memory devices and methods of fabricating the same
    JP2010226058A|2010-10-07|不揮発性記憶装置及びその製造方法
    JP2008091863A|2008-04-17|半導体素子の製造方法
    JP2019021784A|2019-02-07|半導体記憶装置およびその製造方法
    JP2006253622A|2006-09-21|フラッシュメモリ素子の製造方法
    JP4445484B2|2010-04-07|半導体装置及びその製造方法
    TWI220538B|2004-08-21|Manufacturing method of metal gate
    KR100846391B1|2008-07-15|반도체 소자의 텅스텐 실리사이드 게이트 제조 방법
    JP2018152418A|2018-09-27|半導体装置の製造方法及びエッチング用マスク
    JP2010272750A|2010-12-02|不揮発性半導体記憶装置
    JP2009246178A|2009-10-22|半導体装置及びその製造方法
    同族专利:
    公开号 | 公开日
    TWI463672B|2014-12-01|
    CN102931236A|2013-02-13|
    US20130037876A1|2013-02-14|
    JP5618941B2|2014-11-05|
    JP2013038341A|2013-02-21|
    CN102931236B|2015-09-02|
    US8922017B2|2014-12-30|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI631623B|2013-11-05|2018-08-01|東京威力科創股份有限公司|遮罩結構體之形成方法、成膜裝置及非暫時性記錄媒體|JPS62217668A|1986-03-19|1987-09-25|Fujitsu Ltd|Semiconductor device|
    US5376572A|1994-05-06|1994-12-27|United Microelectronics Corporation|Method of making an electrically erasable programmable memory device with improved erase and write operation|
    US5604140A|1995-05-22|1997-02-18|Lg Semicon, Co. Ltd.|Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same|
    US5985759A|1998-02-24|1999-11-16|Applied Materials, Inc.|Oxygen enhancement of ion metal plasma sputter deposited barrier layers|
    JP3528665B2|1998-10-20|2004-05-17|セイコーエプソン株式会社|半導体装置の製造方法|
    JP2002016248A|2000-06-30|2002-01-18|Mitsubishi Electric Corp|半導体装置の製造方法|
    JP3332909B2|2000-10-30|2002-10-07|松下電器産業株式会社|ゲート電極構造体、その形成方法及び電極構造体の形成方法|
    JP2003092271A|2001-07-13|2003-03-28|Seiko Epson Corp|半導体装置及びその製造方法|
    JP2007049143A|2005-08-10|2007-02-22|Samsung Electronics Co Ltd|デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法|
    US7215006B2|2005-10-07|2007-05-08|International Business Machines Corporation|Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement|
    JP4445484B2|2006-04-24|2010-04-07|株式会社東芝|半導体装置及びその製造方法|
    JP2008091835A|2006-10-05|2008-04-17|Toshiba Corp|半導体装置およびその製造方法|
    US7781333B2|2006-12-27|2010-08-24|Hynix Semiconductor Inc.|Semiconductor device with gate structure and method for fabricating the semiconductor device|
    JP2008192905A|2007-02-06|2008-08-21|Toshiba Corp|スタックゲート型不揮発性半導体メモリ、及びその製造方法|
    US7662693B2|2007-09-26|2010-02-16|Micron Technology, Inc.|Lanthanide dielectric with controlled interfaces|
    KR20090036850A|2007-10-10|2009-04-15|주식회사 하이닉스반도체|플래시 메모리 소자 및 그 제조 방법|
    KR101516157B1|2008-04-23|2015-04-30|삼성전자주식회사|게이트 구조물 및 그 형성 방법|
    JP2010080497A|2008-09-24|2010-04-08|Toshiba Corp|不揮発性半導体記憶装置およびその製造方法|US9041114B2|2013-05-20|2015-05-26|Kabushiki Kaisha Toshiba|Contact plug penetrating a metallic transistor|
    JP2015060895A|2013-09-17|2015-03-30|株式会社東芝|半導体装置|
    KR102167625B1|2013-10-24|2020-10-19|삼성전자주식회사|반도체 장치 및 그 제조 방법|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011175253A|JP5618941B2|2011-08-10|2011-08-10|半導体装置|
    [返回顶部]